FPGA相关技术助力高端存储器接口设计F

FPGA相关技术助力高端存储器接口设计 - FPGA/CPLD - 电子工程

高性能系统设计师在满足关键时序余量的同时要力争获得更高性能，而存储器 ＞存储器接口设计则是一项艰巨挑战。双倍数据速率SDRAM和4倍数据速率SDRAM都采用源同步接口来把数据和时钟(或选通脉冲)由发射器传送到接收器。接收器接口内部利用时钟来锁存数据，此举可消除接口控制问题(例如在存储器 ＞存储器和FPGA间的信号传递时间)，但也为设计师带来了必须解决的新挑战。

关键问题之一就是如何满足各种读取数据捕捉需求以实现高速接口。随着数据有效窗越来越小，该问题也益发重要;同时，更具挑战性的问题是，如何让接收到的时钟与数据中心对准。

基于FPGA、ASIC和ASSP控制器的设计所采用的传统方法是使用锁相环或延迟锁定环电路，以保证在源时钟和用于捕捉数据的时钟间具有固定的相移或延时。该方法的一个明显缺点是延时是固定的单一值，且在整个设计周期是预先

设定好的。但在实际系统中，由到不同存储器 ＞存储器器件的不同布线、FPGA间的变异以及工艺、电压和温度等系统条件所引发的难以预测的变化很容易带来偏差，因此，预先设定的相移是不准确的。

现在，FPGA供应商提供的新的硅特性、以及硬件经过验证的参考设计已克服了这些挑战。此外，工程师还必须遵循一些基本规则以缩短设计周期。

应该：

利用最新的FPGA硅特性来构建接口。这样做将减少FPGA逻辑资源使用，优化功耗并提高时序余裕。分辨率75 ps的可调输入延时时拍等I/O硅特性可支持精准的时钟到数据对中。

采用动态校准机制来调整时钟和选通脉冲的关系并将FPGA时钟对准读取数据的中心。这种方案可提供运行时调整以补偿设计过程中无法考虑到的所有系统变异。

采用领先FPGA供应商提供的硬件经过验证的参考设计。用户在自己的定制设计中，可把参考设计作为起点，从而节省宝贵的时间和资源。

根据PCB和FPGA设计，验证同时切换输出的一致性。采用具有电源管脚均匀分布的新FPGA封装，通过有效改善信号返回电流路径降低SSO噪声。该技术可支持更宽的数据总线。

运行Ibis仿真以确保信号质量。此举将有助于为不同信号选择和调整终接端子。在分析中，利用实际PCB布局来运行仿真，以综合串扰、去耦、终止和线迹配置的影响。

图：采用动态校准机制来调整时钟和选通脉冲关系，并将FPGA时钟与所读取的数据实现中心对齐。

避免：

在读周期中，采用固定相移延时使时钟或选通脉冲对中数据有效窗。当数据速率很高时，由于在设计期间无法考虑到的工艺、电压和温度等系统变异，这么做可能减小设计余裕。

跳过功能性和布局-布线后仿真步骤不执行。这些步骤所花的时间往往可在硬件调试期间得到几倍的回报。另外，当需要最佳性能时，布局后仿真是接口调试的良好工具。

任意选取管脚，选择时仅凭借经验和常识。一般来说，应该把数据位集中在一起，并保持在一或两个时钟区内，这样可以产生好的结果。另外，还要考虑FPGA裸片内的接口映射，它应靠近实现接口的区域，以减小内部布线延时。 ; 假定驱动器的阻抗为0欧姆。总线上负载越大意味着对信号完整性约束的要求越严格。就深接口来说，考虑利用几个带寄存器的DIMM来达到期望的存储器 ＞存储器深度(带寄存器DIMM的地址络的负载仅为1，而无缓冲器的DIMM的负载是18)。

PCB布局中，在通过接口的返回路径上出现中断和障碍物。中断将使返回电流的路径更长，并会在系统中产生有害噪声。

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